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AT86RF232
6.6.3 Register Description
Register 0x0E (IRQ_MASK):
The IRQ_MASK register controls the interrupt signaling via pin 24 (IRQ).
Figure 6-23 . Register IRQ_MASK.
Bit
0x0E
Read/Write
Reset value
Bit
0x0E
Read/Write
Reset value
7
R/W
0
3
R/W
0
6
R/W
0
2
R/W
0
IRQ_MASK
IRQ_MASK
5
R/W
0
1
R/W
0
4
R/W
0
0
R/W
0
IRQ_MASK
IRQ_MASK
? Bit 7:0 - IRQ_MASK
Mask register for interrupts. IRQ_MASK[7] correspondents with IRQ_7_BAT_LOW.
IRQ_MASK[0] correspondents with IRQ_0_PLL_LOCK.
Table 6-12. IRQ_MAS K.
Register Bits
IRQ_MASK
Value
0x00
Description
The IRQ_MASK register is used to enable or disable
individual interrupts. An interrupt is enabled if the
corresponding bit is set to one. All interrupts are disabled
after power-on sequence (P_ON state) or reset (RESET
state).
Valid values are [0xFF, 0xFE, …, 0x00].
Note:
1.
If an interrupt is enabled it is recommended to read the interrupt status register
0x0F (IRQ_STATUS) first to clear the history.
Register 0x0F (IRQ_STATUS):
The IRQ_STATUS register contains the status of the pending interrupt requests.
Figure 6-24 . Register IRQ_STATUS.
Bit
7
6
5
4
0x0F
Read/Write
Reset value
Bit
0x0F
Read/Write
Reset value
IRQ_7_BAT_LOW
R
0
3
IRQ_3_TRX_END
R
0
IRQ_6_TRX_UR
R
0
2
IRQ_2_RX_
START
R
0
IRQ_5_AMI
R
0
1
IRQ_1_PLL_
UNLOCK
R
0
IRQ_4_CCA_ED_
DONE
R
0
0
IRQ_0_PLL_
LOCK
R
0
IRQ_STATUS
IRQ_STATUS
For more information to meanings of interrupts, see Table 6-10 Interrupt Description in
Basic Operating Mode.
27
8321A – MCU Wireless – 10/11
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